The TPS54327 device is an adaptive on-time D-CAP2™ mode synchronous buck converter. TheTPS54327 enables system designers to complete the suite of various end equipment’s power bus regulators with a cost effective, low component count, low standby current solution. The main control loop for the TPS54327 uses the D-CAP2 mode control which provides a fast transient response with no external compensation components. The TPS54327 also has a proprietary circuit that enables the device to adopt to both low equivalent series resistance (ESR) output capacitors, such as POSCAP or SP-CAP, and ultra-low ESR ceramic capacitors. The device operates from 4.5-V to 18-V VIN input. The output voltage can be programmed between 0.76 V and 7 V. The device also features an adjustable soft start time. The TPS54327 is available in the 8-pin DDA package and 10-pin DRC, and is designed to operate from –40°C to 85°C.

• D-CAP2? Mode Enables Fast Transient Response
• Low-Output Ripple and Allows Ceramic Output Capacitor
• Wide VIN Input Voltage Range: 4.5 V to 18 V
• Output Voltage Range: 0.76 V to 7 V
• Highly Efficient Integrated FETs Optimized for Lower Duty Cycle Applications – 100 mΩ (High-Side) and 70 mΩ (Low-Side)
• High Efficiency, Less Than 10 μA at shutdown
• High Initial Bandgap Reference Accuracy
• Adjustable Soft Start
• Prebiased Soft Start
• 700-kHz Switching Frequency (fSW)
• Cycle-By-Cycle Overcurrent Limit
• APPLICATIONS
  • Wide Range of Applications for Low Voltage System
    • Digital TV Power Supply
    • High Definition Blu-ray Disc? Players
    • Networking Home Terminal
    • Digital Set Top Box (STB)

All other trademarks are the property of their respective owners

• Vin (Min) (V)
• 4.5
• Vin (Max) (V)
• 18
• Vout (Min) (V)
• 0.76
• Vout (Max) (V)
• 7
• Iout (Max) (A)
• 3
• Iq (Typ) (uA)
• 800
• Switching frequency (Min) (kHz)
• 700
• Switching frequency (Max) (kHz)
• 700
• Features
• Enable, Synchronous Rectification, Soft Start Adjustable
• Rating
• Catalog
• Regulated outputs (#)
• 1
• Control mode
• D-CAP2
• Duty cycle (Max) (%)
• 65

TPS54327的完整型号有：TPS54327DDA、TPS54327DDAR、TPS54327DRCR、TPS54327DRCT，以下是这些产品的关键参数及官网采购报价：

TPS54327DDA，工作温度：-40 to 85，封装：SO PowerPAD (DDA)-8，包装数量MPQ：75个，MSL 等级/回流焊峰值温度：Level-2-260C-1 YEAR，引脚镀层/焊球材料：NIPDAU，TI官网TPS54327DDA的批量USD价格：.502（1000+）

TPS54327DDAR，工作温度：-40 to 85，封装：SO PowerPAD (DDA)-8，包装数量MPQ：2500个，MSL 等级/回流焊峰值温度：Level-2-260C-1 YEAR，引脚镀层/焊球材料：NIPDAU，TI官网TPS54327DDAR的批量USD价格：.418（1000+）

TPS54327DRCR，工作温度：-40 to 85，封装：VSON (DRC)-10，包装数量MPQ：3000个，MSL 等级/回流焊峰值温度：Level-1-260C-UNLIM，引脚镀层/焊球材料：NIPDAU，TI官网TPS54327DRCR的批量USD价格：.468（1000+）

TPS54327DRCT，工作温度：-40 to 85，封装：VSON (DRC)-10，包装数量MPQ：250个，MSL 等级/回流焊峰值温度：Level-1-260C-UNLIM，引脚镀层/焊球材料：NIPDAU，TI官网TPS54327DRCT的批量USD价格：.552（1000+）

TPS54327EVM-686 — 用于 TPS54327 3A 同步降压转换器的评估模块

TPS54327EVM-686 是一款组装完备且经过测试的电路，用于评估 TPS54327 同步降压转换器。TPS54327EVM-686 在 4.5V 至 18V 输入电压范围内运行，且可在最高 3A 的负载下提供 1.05V 的输出电压。TPS54327 的主控制环路采用 D-CAP2™ 模式控制，无需在相位补偿中使用外部组件即可实现超快的瞬态响应。

TPS54327 PSPICE (Transient) Model

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TIDA-00431 — 参考设计 - 采用 8GHz 直流耦合全差分放大器的 RF 采样 4GSPS ADC

宽带射频 (RF) 接收器有助于极大提升无线电设计中的灵活性。较宽的瞬时带宽支持灵活调节而无需改动硬件且能够以间隔较大的频率捕获多个通道。

此参考设计介绍了一个宽带射频接收器，该接收器利用 4 GSPS 模数转换器 (ADC) 并具有一个 8GHz 直流耦合全差动放大器前端。放大器前端提供信号增益并允许采集下行到直流的信号，而平衡-非平衡变压器耦合输入则做不到这一点。

TIDA-01017 — 适用于示波器、无线测试器和雷达的高速多通道 ADC 时钟参考设计

TIDA-01017 参考设计展示了适用于高速多通道系统的时钟解决方案的性能，通过测量射频采样 ADC 的整个输入频率范围的通道间偏差进行分析。通道间偏差对于相控阵雷达和示波器应用至关重要。ADC12J4000 是一款低功耗、12 位、4GSPS 射频采样模数转换器 (ADC)，具有缓冲模拟输入、集成式数字下变频器，采用 JESD204B 接口，并可捕获高达 4GHz 的信号。此设计展示了使用 LMK04828 的时钟解决方案，可使用同步 SYSREF 在多个 ADC12J4000 信号链之间实现同步。

TIDA-01015 — 适用于数字示波器和无线测试器中的 12 位高速 ADC 的 4GHz 时钟参考设计

TIDA-01015 是一款适合高速直接射频采样 GSPS ADC 的时钟解决方案参考设计。该参考设计展示了采样时钟在为第二奈奎斯特区域输入信号频率实现高 SNR 方面的重要性。ADC12J4000 是一款 12 位 4GSPS 射频采样 ADC，具有 3.2GHz 的 3dB 输入带宽，能够捕获高达 4GHz 的信号。此参考设计突出了一款适合 ADC12J4000 的时钟解决方案，该器件采用 TRF3765，以在高输入频率条件下实现高 SNR 性能，适用于数字存储示波器 (DSO) 和无线测试仪等应用。

TIDA-00826 — 50Ω 2GHz 示波器前端参考设计

此参考设计是 50Ω 输入示波器应用的模拟前端的一部分。系统设计人员可轻松使用此评估平台来处理频域和时域应用中的直流到 2GHz 的输入信号。

TIDA-00432 — 将 Xilinx 平台应用于相位阵列雷达系统以实现 JESD204B 千兆次采样 ADC 的同步

此系统级设计展示了如何使用 Xilinx VC707 平台一起同步两个 ADC12J4000 评估模块 (EVM)。此设计文档介绍了必要的硬件修改和器件配置，包括时钟方案。此设计显示了每个 EVM 的示例配置文件。此设计介绍了 FPGA 固件，并显示相关的 Xilinx IP 块配置参数。此外还显示并分析了在实际硬件上采集的数据，测试结果显示出 50ps 内的同步，未使用特性化电缆，也未校准传播延迟。

TIDA-00359 — 面向 GSPS ADC 的时钟解决方案参考设计

适用于 GSPS 数据转换器的低成本、高性能时钟解决方案。此参考设计讨论如何使用低噪声频率合成器 TRF3765 为 4 GSPS 模数转换器 (ADC12J4000) 生成采样时钟。实验展示了与数据表相当的 SNR 和 SFDR 性能。

PMP6638 — Sync Buck Regulators

此参考设计是机顶盒内电源树的示例。它从 12V 电源执行 DC-DC 转换，以获得 1.0V/1.2V/1.8V/2.5V/3.3V/5V 电源轨。